本文は、６月３日の日経新聞の要旨及びそれに関するコメントです
要旨
半導体世界最大手のTSMCは２日、回路線幅２nｍの半導体の試験ラインを年内に完成させる計画を明らかにした。これは、現在主流の先端品である５nｍの２～３世代先を行く。５nｍの半導体を使った製品はiphone12が挙げられる。
今回、ＴＳＭＣは５nｍ品よりさらに性能が優れる３nｍ品、２nｍ品の投入計画を示した。（Table１）
Ｔable１ TSMCの半導体研究・開発スケジュール
大手民間シンクタンクの半導体アナリストは、今後の半導体の性能向上には主に以下の３つのアプローチが必要だという。
①回路線幅１nｍ以下の半導体の開発
②パッケージング技術開発
③シリコンウエハーに代わるＧａＮなど第３世代素材の開発
ＴＳＭＣの独走に待ったをかけようインテル、ＩＢＭ連合やサムスンはこれら３つのアプローチから切り崩しを狙っている。
米IBMとインテルは、５月６日、２nｍの半導体の試作品の作成に成功したことを発表している。
コメント
・IBMが開発に成功した２nmの半導体は、現在主流の先端プロセスである7nmプロセスと比較して、チップの演算性能を45％高めるか、あるいは消費電力を75％削減できるという。また、早ければ2024年後半には2nmプロセスのチップを実用化できる見通しという。
・米IBMによる2nmプロセスの発表より1カ月ほど前の2021年3月23日、米IインテルはIBMと半導体製造技術を共同開発すると発表している。
・TSMCは、日本と協力し、パッケージング技術の開発を手掛けると発表している。経産省は、TSMCが日本に設ける新拠点の開発事業を支援することを発表している。[1]
[1] ボルタのブログ：経産省、半導体製造世界最大手TSMCの日本拠点の開発事業を支援 URL；https://ameblo.jp/toneriko1517/entry-12678481050.html