設計ファイルはVHDLまたはVerilog-HDLのどちらかで記述したソースコードで用意します。
ディジタル・デザイン・テクノロジ〈No.1〉FPGA超入門―FPGA開発を体験してみよう/CQ出版
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の付録DVDにもサンプルファイルが収録されていたので、手間を省いてこれを読み込んで使ってみることにしました。
書籍のexampleで使う3つのVHDLファイル(拡張子：VHD)を[Source]-[Import...]で読み込みます。
次に合成対象のモジュールなのかシミュレーション用のテストベンチなのかをImport Source Typeで選ぶのだそうです。
これでエラーがなく読み込めれば、論理合成、ピン配置とタイミング制約の設定（Design Plannerを使用する）、配置配線を行ってFPGAに書き込む回路情報ファイル作成、FPGAへのデータの書き込みと進むはずだったのですが、
VHDLファイルの自動検証の段階でなぜかエラーが出てしまいそれ以降の工程に進むことができませんでした。(ディジタル・デザイン・テクノロジの担当者に問い合わせたところ、現状では既にダウンロードできなくなっている専用の論理合成ツールがインストールされていないためだと思います。)
なので、ispLEVERを使って試せるのは、ここまでかな？と思いHDLによる設計は、Latticeから現在配布されているDiamondに移行しようと考えました。