ALTERA DE1 7セグメントLED

今回はALTERA　DE1のデフォルトでプログラムされているHDLを弄ってみます。

DE1の７セグは下記の動画の動作となっています。

HDLでは下記のようになっております

対象ファイル：\DE1_demonstrations\DE1_Default\DE1_Default.v

assign mSEG7_DIG = { Cont[27:24], Cont[27:24], Cont[27:24], Cont[27:24] };

ようするに0からFまで繰り返し表示します。

これをカウントアップ動作に切り替えたいと思います。

最下位の桁はグリッジが発生しますがLEDではたいした問題にはならないので気にしないことにします。

HDLでは下記のようなコードを追加および変更します。

reg  [3:0] Cont1;
reg  [3:0] Cont2;
reg  [3:0] Cont3;
reg  [3:0] Cont4;
wire    Cont0_1;
reg    Cont1_2;
reg    Cont2_3;

always @ (posedge CLOCK_50)
    if ( Cont[27:24] == 4'd10)
        Cont <= 4'd0;
    else
        Cont <= Cont+1'b1;

assign Cont0_1 = Cont[27] & ~Cont[26] & Cont[25] & ~Cont[24];

always @ (posedge Cont0_1)
    if ( Cont1 == 4'd9 ) begin
        Cont1 <= 4'd0;
        Cont1_2 <= 1'd1;
    end else begin
        Cont1 <= Cont1 + 4'd1;
        Cont1_2 <= 1'd0;
    end

always @ (posedge Cont1_2)
    if ( Cont2 == 4'd9 ) begin
        Cont2 <= 4'd0;
        Cont2_3 <= 1'd1;
    end else begin
        Cont2 <= Cont2 + 4'd1;
        Cont2_3 <= 1'd0;
    end

always @ (posedge Cont2_3)
    if ( Cont3 == 4'd9 ) begin
        Cont3 <= 4'd0;
    end else begin
        Cont3 <= Cont3 + 4'd1;
    end

assign mSEG7_DIG = { Cont3[3:0], Cont2[3:0], Cont1[3:0], Cont[27:24] };

動作中の様子↓

最下位桁の繰上げ処理とそれ以上の繰上げ処理の違いに注目です。

最下位は50MHzでカウントアップしていますので、瞬間的にA（10進数では10）を表示しますが次のクロックで0に戻ります。

それ以上の桁は9から10へカウントアップする際に0クリア及び上位桁への繰上げ信号を発生します。

HDLってホント面白いなぁー

LA FONERA 2.0のスループットを測定

『LA FONERA 2.0』

とあるイベントでプレゼントされたのですが、ようやく稼動開始しました

（暫く放置状態ですみませんでいた

接続の構成は↓の通りです。

（*：アイコンは→サイトを使用　http://netvolante.jp/download/tools/

もともとルータ兼APに無線LANで接続して使用していました。

そのAPのLANポートにfonを接続する形で設置しました。

ちなみに実際の設置写真は↓の感じ

（ONU，モデム，ルータ（AP）がそれぞれ独立しているので場所の効率が悪いですねー

fonの無線接続はプライベート接続とパブリック接続とあります。

今回もともとの無線AP，fonのプライベート／パブリックの３回線のスループットを測定してみました。

結果は↓の通り

早い方から順に

無線AP　：　18Mbps

fon-Private　：　10Mbps

fon-Public　：　5Mbps

（*測定サイト：http://www.musen-lan.com/speed/

という結果になりました。

なるほどねー。

fonプライベートは恐らくLA FONERA 2.0のスループットの上限なんでしょうね。

パブリックがスペック的な上限なのか制限なのかが気になります。まぁ利用者にとってはどちらでもどちらでも同じか

↓の写真はバージョン表示したところ。ちゃんとopwnWrtってでてるんですねー

今回使用したLA FONERA 2.0

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ALTERA DE1コントロールパネルでVGAイメージ変更手順

少し苦労したので記録に残します

（本記事を読まれてもHDLやFPGAについてにことは一切ありませんのであしからず＾＾；

ALTERA DE1↓写真

先日digikeyで購入して弄り始めたところです

とりあえずデフォルトのファーム（？）の動作を確認できましたので。

ユーザーマニュアルの「コントロールパネルの使用」の章を開始しました。

作業中の様子↓

基本的にはユーザーマニュアルの通りに作業していれば問題なかったのですが、付属DVD-ROMのマニュアルが英語のため一部読み違えて苦労しました。

後で気がついたのですが日本語のユーザーマニュアルがありますので予めそちらを参照されることをお勧めします↓

http://www.altera.co.jp/products/devkits/altera/kit-cyc2-2C20N.html

SRAMへイメージをアップロードするときですが次の点にご注意ください。

１．TOOLS->SRAM Muxを「Host USB Port」にしておく

２．VGA->Default ImageのチェックボックスをONにしておく

３．この状態でSRAMへのイメージを転送します

Sequential WriteでFile LengthのチェックボックスONを忘れずに！！

※このときTOOLSの設定が次項の状態（Asyncronous 1）になっていると転送が反映されません！
↑（ここで嵌りました

４．転送完了後

下記の変更を行います

５．これではじめに紹介した画面のトラが表示されていると思います

（冒頭と同じ写真です）

最近verilog-HDLを少しずつ覚えてきましたので楽しくてしょうがない次期です

NIOS IIの評価版を使えるようですが、どこまで使えるかというか制限はなんなのかが明記されてないのでよくわかりませんが、どんな感じなんですかねー

書籍によると爆弾つきと言われている時間（？）制限でCPUが停止するようななっているとか。

まぁ使ってみれば分かるかな

ちなみにQuartus II、NIOS II IDE、ModelSimは下記のページからDLできます。

（DLには登録が必要です

https://www.altera.com/support/software/download/nios2/dnl-nios2.jsp

またあわせてデジタル・デザイン・テクノロジ　No.2でHDL設計の大変整理された記事を読んでいます。

初心者にはこれはマストバイではないかと思います。

ディジタル・デザイン・テクノロジ 2009年 08月号 [雑誌]

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●下記は以前読んだもしくは今読んでいる本です。こちらもお勧めです（Verilog-HDL本ですが）

Verilog‐HDLによる論理合成の基礎―合成に向いたコーディングを考える/枝 均

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実用HDLサンプル記述集―まねして身につけるディジタル回路設計 (Design Wave Books)/鳥海 佳孝

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チュートリアルはまだまだ続くので時間をかけて遊び（学び？）たいと思います

あぁそうそう、PS/2キーボードがうまく動いてくれないため、ちょっと苦労しそうです