Verilog HDL書き直しとOpenCores.org

『CQ Endeavor　Verilog HDL』中途がけで暫く放置してましたが、ようやく修了しました。

# 久しぶりすぎで結局最初からやるハメになってのはここだけの話で

CQ Endeavor修了したもののやっぱ経験をつまないと体にしみこまないよなーというのが終わった後の素直な感想。当たり前ですね

で過去の日記で書いたモジュールを改めて書き直しました↓

過去の日記『【Verilog初心者覚え書き】assignの落とし穴』

前回適当に書いたものは42　LE（ロジックエレメント）でしたが、今回は20 LEと約半分になりました。

それに前回はテストベンチを書くのに１日かかりましたが、今回はさらさらっと書けました。

これCQ Endeavorのお陰なのかなと思います。

あとは経験を重ねられたらいいですねー

て、ことで前回生成した回路と今回の回路を下に比較してみます。

↑前回

↑今回

回路図からもシンプルに出来たことがわかりますね。

参考までにソースを（PCM1870というICのI2S IFをターゲットとしています）

↑超簡単なモジュールのブロック図

書き直しの話はここまで。

今日OpenCores.orgというSourceForgeのIP版とというんでしょうかね。そういうサイトを見つけたので登録しました。

業界では割と知られたところのようですね。モジュールの書き方の参考にさせていただければと思います。

使い方がいまいちよくわからないので覚え書き程度に記録しておきます。（間違いに気付いた方がどうぞご指摘お願いします（汗）

　機能名　　　　　　　　　｜　　ログイン前　　｜　　ログイン後

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○ダウンロード　　　　　｜　　×　　　　　　　｜　　×（なぜ？）

○ブラウズリポジトリ　｜　　×　　　　　　　｜　　○

リポジトリに一緒に規格資料まで入ってたりして助かりますね^^

組込みとともに